BlockBeats 消息,7 月 24 日,SK 海力士正在加速开发被视为面向端侧 AI 的下一代 DRAM 技术——3D 堆叠 DRAM。据悉,公司近期已启动人才招聘计划,并计划与美国客户合作,共同设计相关技术。
3D 堆叠 DRAM 设计是一项下一代半导体技术,即将存储芯片直接堆叠在逻辑半导体(系统半导体)之上。业内预计,在生成式 AI 之后的物理 AI 时代,这类技术将成为端侧 AI 设备的核心半导体解决方案。
SK 海力士近期正通过位于美国圣何塞的美洲法人招聘 3D 堆叠 DRAM 设计工程师,以推进相关技术研发。
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SK海力士正从云端HBM的绝对领导者,向端侧AI的下一代存储方案提前卡位。3D堆叠DRAM将存储芯片直接堆叠于逻辑半导体之上,旨在解决端侧设备对高带宽、低功耗内存的迫切需求,这被视为“物理AI时代”的核心基础设施。
其关键动作是与美国客户共同设计,并在圣何塞招聘工程师。这并非孤立研发,而是延续了其与美光一同入驻应用材料EPIC中心、合作攻关下一代存储的路线。当市场焦点仍集中于HBM4E样品交付与云端缺口时,海力士已着手布局AI推理向终端扩散后的下一个瓶颈与价值高地。
最值得注意的细节是“物理AI时代”这一业内预期表述。它暗示了产业共识正在形成:生成式AI之后,能与物理世界实时交互的终端设备将驱动半导体设计范式的根本转变,内存与逻辑的集成成为新战场。海力士此举是在定义并抢占这一尚未被充分定价的赛道。